靜電放電（ESD: Electrostatic Discharge），可以話係搞到所有電子元件或者集成電路系統，出現過度電應力（EOS: Electrical Over Stress）破壞嘅「頭號兇手」。因為靜電通常電壓都高得好交關（>幾千伏），所以呢種損傷係毀滅性同永久性嘅，會搞到電路直接燒毀。所以，預防靜電損傷，係所有IC設計同製造嘅頭號難題。
靜電，通常都係人為產生嘅，例如生產、組裝、測試、存放、搬運呢啲過程入面，都有可能令靜電積累喺人體、儀器或者設備入面，甚至元件本身都會積累靜電。當大家唔知情嘅情況下，令呢啲帶電物體接觸，就會形成放電路徑，一瞬间令電子元件或者系統慘遭靜電放電破壞。（呢個就係解釋點解以前修電腦都要戴靜電環，擺喺工作枱上面，防止人體靜電射親晶片）。就好似雲層儲滿電，一瞬間擊穿雲層產生劇烈閃電，可以將大地劈開一樣。而且通常都係落大雨之前，因為空氣濕度大，容易形成導電通道。
咁，點樣先可以防止靜電放電損傷呢？首先當然係改變環境，由源頭減少靜電（例如少啲摩擦、少著羊毛衫、控制空氣溫濕度等等），不過呢個唔係我哋今日討論嘅重點。我哋今日要討論嘅係，點樣喺電路入面設計保護電路，當外界有靜電嗰陣，我哋嘅電子元件或者系統可以自我保護，免被靜電破壞。（其實就係安裝一個「避雷針」）。呢個亦都係好多IC設計同製造業者嘅頭號難題，好多公司都有專門設計ESD嘅團隊。今日我就同大家由最基本嘅理論講起，逐步講解ESD保護嘅原理同注意點，你會發現之前講過嘅PN結/二極管、三極管、MOS管，全部都用得返……
以前專題講解PN結二極管理論嗰陣，就講過二極管有一個特性：正向導通、反向截止（唔記得就返轉頭睇返前面嘅課）。而且反向電壓繼續增加，會發生雪崩擊穿而導通，我哋稱之為鉗位二極管。呢個正正係我哋設計靜電保護所需要嘅理論基礎。我哋就係利用呢個反向截止特性，令呢個旁路喺正常工作時處於斷開狀態；而當外界有靜電嗰陣，呢個旁路二極管發生雪崩擊穿，形成旁路通路，保護咗內部電路或者柵極。（係咪好似屋企水槽有個溢水口，防止水龍頭唔記得關，搞到成個洗手間水浸？）咁問題就嚟啦，呢個擊穿咗之後，個保護電路係咪就徹底死咗？難道係一次過嘅？答案當然唔係。PN結嘅擊穿分兩種，分別係電擊穿同熱擊穿。電擊穿指嘅係雪崩擊穿（低濃度）同齊納擊穿（高濃度），呢種電擊穿主要係載流子碰撞電離，產生新嘅電子-空穴對，所以佢係可以恢復嘅。
但係熱擊穿就係不可恢復嘅，因為熱量聚集，導致矽被熔融燒毀。所以，我哋需要控制導通嘅一瞬间嘅電流，通常會喺保護二極管後面再串聯一個高電阻。另外，大家係咪可以舉一反三，理解點解ESD嘅區域係唔可以form Silicide嘅？
再俾個理論大家，ESD通常都係喺晶片輸入端嘅Pad旁邊，唔可以擺喺晶片裡面，因為我哋總係希望外界嘅靜電可以第一時間泄放咗佢，擺喺裡面會有延遲㗎。
喺講ESD嘅原理同製程之前，我哋先講下ESD嘅標準同測試方法。根據靜電嘅產生方式以及對電路嘅損傷模式不同，通常分為四種測試方式：人體放電模式（HBM: Human-Body Model）、機器放電模式（Machine Model）、元件充電模式（CDM: Charge-Device Model）、電場感應模式（FIM: Field-Induced Model）。不過業界通常用頭兩種模式嚟測試（HBM, MM）。
人體放電模式
當然就係人體摩擦產生電荷，突然碌到晶片釋放電荷，搞到晶片燒毀擊穿。秋天同人一觸碰到就觸電，就係呢個原因。業界對HBM嘅ESD標準都有跡可循（MIL-STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5KΩ），或者國際電子工業標準（EIA/JESD22-A114-A）都有規定，睇你想跟邊一份。如果係MIL-STD-883C method 3015.7，佢規定少過2kV嘅係Class-1，2kV~4kV嘅係class-2，4kV~16kV嘅係class-3。
機器放電模式
當然就係機器（例如機械人）移動產生嘅靜電，碌到晶片時由pin腳釋放。呢個標準係EIAJ-IC-121 method 20（或者標準EIA/JESD22-A115-A），等效機器電阻為0（因為金屬），電容依舊係100pF。由於機器係金屬且電阻為0，所以放電時間好短，幾乎係ms或者us之間。但係更重要嘅問題係，由於等效電阻為0，所以電流好大，所以即使係200V嘅MM放電，都比2kV嘅HBM放電嘅危害大。而且機器本身由於有好多導線互相會產生耦合作用，所以電流會隨時間變化而干擾變化。
ESD嘅測試方法類似FAB裡面嘅GOI測試，指定pin之後，俾個ESD電壓佢，持續一段時間，然後再返嚟測電性睇下係咪壞咗，冇問題再去加一個step嘅ESD電壓，再持續一段時間，再測電性，如此反覆直至擊穿，呢個時候嘅擊穿電壓就係ESD擊穿嘅臨界電壓。通常我哋都係俾電路打三次電壓（3 zaps），為咗降低測試週期，通常起始電壓用標準電壓嘅70% ESD threshold，每個step可以根據需要自己調整50V或者100V。
(1) Stress number = 3 Zaps. (5 Zaps, the worst case)
(2) Stress step
ΔVESD = 50V(100V) for VZAP <=1000V
ΔVESD = 100V(250V, 500V) for VZAP > 1000V
(3) Starting VZAP = 70% of averaged ESD failure threshold (VESD)
另外，因為每個chip嘅pin腳好多，你係一個個pin測試定係組合pin測試呢？所以會分為幾種組合：I/O-pin測試（Input and Output pins）、pin-to-pin測試、Vdd-Vss測試、Analog-pin測試。
1、I/O pins：
就係分別對input-pin同output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input嗰陣，output同其他pin全部浮接（floating），反之亦然。
2、pin-to-pin測試：
靜電放電發生喺pin-to-pin之間形成回路。但係如果要每兩隻腳測試組合太多，因為任何嘅I/O俾電壓之後，如果要對成個電路產生影響，一定要先經過VDD/Vss先可以對成個電路供電。所以改良版就用某一I/O-pin加正或負嘅ESD電壓，其他所有I/O一齊接地，但係輸入同輸出同時浮接（Floating）。
3、Vdd-Vss之間靜電放電：
靜電放電發生喺Vdd同Vss之間，測試電源線嘅防護能力。
4、Analog-pin放電測試：
因為模擬電路好多差分對或者運算放大器都有兩個輸入端，防止一個損壞導致差分對或者運算失效，所以需要單獨做ESD測試，當然就係只針對呢兩個pin，其他pin全部浮接（floating）。
好，ESD嘅原理同測試部分就講到呢度，下面跟住講製程同設計上嘅factor。隨住摩爾定律嘅進一步縮小，器件尺寸越嚟越小，結深越嚟越淺，GOX越嚟越薄，所以靜電擊穿越嚟越容易。而且喺先進製程入面，Silicide嘅引入都會令靜電擊穿變得更加尖銳，所以幾乎所有嘅晶片設計都要克服靜電擊穿問題。
靜電放電保護可以喺FAB端嘅製程解決，亦都可以喺IC設計端嘅Layout嚟設計。所以你會見到Process有一個ESD嘅option layer，或者Design rule裡面有ESD嘅設計規則俾客選擇等等。當然有些客都會自己根據SPICE model嘅電性，透過layout嚟設計ESD。
1、製程上嘅ESD
要嘛改變PN結，要嘛改變PN結嘅負載電阻。而改變PN結只能靠ESD_IMP，改變同PN結嘅負載電阻，就用non-silicide或者串聯電阻嘅方法。
Source/Drain嘅ESD implant：因為我哋嘅LDD結構喺gate poly兩邊好容易形成兩個淺結，而呢個淺結嘅尖角電場比較集中，而且因為係淺結，所以佢同Gate比較近，受Gate嘅末端電場影響比較大。所以呢種LDD尖角喺耐ESD放電嘅能力係比較差嘅（<1kv）。如果呢種device用喺i esd="">4kV）。但係咁樣嘅話，呢個額外嘅MOS嘅Gate就必須好長，防止穿通，而且因為器件唔同咗，所以需要獨立提取器件嘅SPICE Model。
接觸孔嘅ESD implant：喺LDD器件嘅N+漏極嘅孔下面打一個P+嘅硼，而且深度要超過N+漏極嘅深度，咁就可以令原來Drain嘅擊穿電壓降低（8V–>6V），所以可以喺LDD尖角發生擊穿之前，先從Drain擊穿導走，從而保護Drain同Gate嘅擊穿。所以呢種設計能夠保持器件尺寸不變，且MOS結構冇改變，故唔需要重新提取SPICE model。當然呢種只能用於non-silicide製程，否則contact你都打唔入去implant。
SAB (SAlicide Block)：通常我哋為咗降低MOS嘅互連電容，會用silicide/SAlicide製程。但係咁樣器件如果工作喺輸出端，我哋嘅器件負載電阻變低，外界ESD電壓會將全部加喺LDD同Gate結構之間，好容易擊穿損傷。所以喺輸出級嘅MOS嘅Silicide/Salicide，我哋通常會用SAB光罩擋住RPO，唔好形成silicide。增加一個photo layer成本會增加，但係ESD電壓可以從1kV提高到4kV。
串聯電阻法：呢種方法唔使增加光罩，應該係最慳錢嘅。原理有啲似第三種（SAB）增加電阻法，我哋故意俾佢串聯一個電阻（例如Rs_NW，或者HiR等），咁樣都達到咗SAB嘅方法。
2、設計上嘅ESD
呢個就完全靠設計者嘅功夫了。有些公司喺設計規則已經提供俾客solution，客只要照住畫就得；有些冇嘅就只能靠客自己嘅designer。好多設計規則都係寫住呢個只係guideline/reference，唔係guarantee嘅。一般都係將Gate/Source/Bulk短接埋一齊，將Drain結擺喺I/O端承受ESD嘅浪湧電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。以NMOS為例，原理都係Gate關閉狀態，Source/Bulk嘅PN結本來係短接0偏嘅。當I/O端有大電壓時，Drain/Bulk PN結雪崩擊穿，一瞬间bulk有大電流，同襯底電阻形成壓差，導致Bulk/Source嘅PN正偏，所以呢個MOS嘅寄生橫向NPN管進入放大區（發射結正偏,集電結反偏），所以呈現特性，起到保護作用。PMOS同理推導。
呢個原理睇起身簡單，但係設計嘅精髓係咩？點樣trigger個BJT？點樣維持？點樣撐到HBM>2KV or 4KV？
點樣觸發？必須要有足夠大嘅襯底電流，所以後來發展到而家普遍採用嘅多指交叉並聯結構。但係呢種結構主要技術問題係基區寬度增加，放大系數減小，所以唔容易開啟。而且隨住finger數量增多，會導致每個finger之間嘅均勻開啟變得好困難，呢個亦都係ESD設計嘅瓶頸所在。
如果要改變呢種問題，大概有兩種做法（因為trigger嘅係電壓，改善電壓要嘛係電阻要嘛係電流）：
利用SAB喺I/O嘅Drain上面形成一個高阻嘅non-Silicide區域，令漏極方塊電阻增大，令ESD電流分佈更均勻，從而提高泄放能力。
增加一道P-ESD (Inner-Pickup imp)，喺N+Drain下面打一個P+，降低Drain嘅雪崩擊穿電壓，更早有比較多嘅雪崩擊穿電流。
對於ESD有兩個小小常識要同大家分享下：
NMOS我哋通常都睇到比較好嘅特性，但係實際上PMOS好難有特性，而且PMOS耐ESD嘅特性普遍比NMOS好。呢個道理同HCI效應一樣，主要係因為NMOS擊穿時產生嘅係電子，遷移率好大，所以Isub好大，容易令Bulk/Source正向導通；但係PMOS就難啲。
Trigger電壓/Hold電壓：Trigger電壓當然就係之前講嘅第一個拐點，寄生BJT嘅擊穿電壓，而且要喺BVCEO同BVCBO之間。而Hold電壓就是要維持持續ON，但又唔可以進入閂鎖狀態，否則就進入二次擊穿而損壞。仲有個概念就係二次擊穿電流，就係進入Latch-up之後I²R熱量驟增導致矽熔化咗，而呢個就要限流，可以透過控制W/L，或者增加一個限流高阻。最簡單最常用嘅方法係拉大Drain嘅距離/拉大SAB嘅距離（ESD rule嘅普遍做法）。
3、柵極耦合 ESD技術
我哋剛剛講過，Multi-finger嘅ESD設計嘅瓶頸係開啟嘅均勻性。假設有10隻finger，而喺ESD放電發生時，呢10支finger並唔一定會同時導通（一般係因Breakdown而導通），常見到只有2-3支finger會先導通。呢個係因為布局上無法使每個finger嘅相對位置及拉線方向完全相同所致。呢2~3支finger一導通，ESD電流便集中流向呢2~3支嘅finger，而其它嘅finger仍然保持關閉，所以其ESD防護能力等效於只有2~3支finger嘅防護能力，而非10支finger嘅防護能力。呢個亦都係為何元件尺寸已經做得好大，但ESD防護能力並未如預期般上升嘅主要原因。加大面積未能預期帶來ESD增強，點算好？其實好簡單，就是要降低Vt1（Trigger電壓）。我哋透過柵極增加電壓嘅方式，令襯底先開啟，代替擊穿而提前導通產生襯底電流，呢個時候就能夠令其他finger都一齊開啟進入導通狀態，令每個finger都嚟承受ESD電流，真正發揮大面積嘅ESD作用。
但係呢種GCNMOS嘅ESD設計有個缺點係溝道開啟咗產生電流，容易造成柵氧擊穿，所以佢唔見得係一種好嘅ESD設計方案。而且有源區越小則柵壓嘅影響越大，有源區越大則越難開啟，所以好難掌握。
4、仲有一種複雜嘅ESD保護電路：可控矽晶閘管
佢就係我哋之前講過嘅CMOS寄生嘅PNPN結構觸發產生並且Latch-up，透過ON/OFF實現對電路嘅保護。大家可以回顧一下，只要將上一篇裡面啲抑制LATCH-up嘅factor諗法令佢發生就得，不過只能適用於Layout，唔可以適用於Process，否則Latch-up又要fail了。
最後，ESD嘅設計學問太深了，我呢度只係拋磚引玉，俾大家科普一下。基本上ESD嘅方案有如下幾種：電阻分壓、二極管、MOS、寄生BJT、SCR（PNPN structure）等幾種方法。而且ESD唔單止同Design相關，更加同FAB嘅process相關，學問太深了。當然，術業有專攻，學無止境，工作中只有不斷學習先會創收更高效益。